標題:
[手機情報]
台日韓 2nm 大戰展開，Rapidus 與 台積電 竟有拗手瓜嘅實力
[打印本頁]
作者:
sun7005
時間:
2025-9-5 09:50 AM
標題:
台日韓 2nm 大戰展開，Rapidus 與 台積電 竟有拗手瓜嘅實力
公仔箱論壇3 p5 _0 S, ] j5 [9 a6 e$ H( y
TVBNOW 含有熱門話題，最新最快電視，軟體，遊戲，電影，動漫及日常生活及興趣交流等資訊。8 t' h& D' L" s8 ~# u7 H s
tvb now,tvbnow,bttvb* C! r ~8 Y( `" N$ o( g
全球 2nm 處理器工藝競爭進入白熱化階段，日本處理器企業 Rapidus 在該領域取得關鍵進展，其 2nm 工藝邏輯密度數據首次曝光，與行業龍頭台積電的 N2 工藝不相上下，且顯著超越Intel的 18A 工藝。
. \, v0 D9 F7 U6 K2 |3 J; P5.39.217.77
2 e/ z$ J j+ P5 E. D5 j
5.39.217.77; O# \1 I) A7 G: e
n: |; z& D5 {/ e A: N r/ Itvb now,tvbnow,bttvb
據披露，Rapidus 的 2nm 工藝（命名為 2HP）邏輯密度達 237.31 百萬晶體管 / 平方毫米（MTr/mm²），而台積電 N2 工藝的這一數據為 236.17 MTr/mm²，二者處於同一水平，Rapidus 甚至在部分維度略有優勢。
" T: e7 W6 B5 x6 | h, r7 i/ N
對比其他廠商，Intel 18A 工藝（含 BSPDN 技術）的邏輯密度僅為 184.21 MTr/mm²，與 Rapidus、台積電差距明顯。值得注意的是，Intel 更側重性能與功耗比的平衡，更高邏輯密度並非其核心目標，且 18A 工藝現階段主要供內部使用。Samsung 方面，其 2nm 工藝（2GAA）的邏輯密度數據暫未公開，3nm 工藝（3GAP）邏輯密度為 182.75 MTr/mm²，同樣落後於 Rapidus 與台積電的 2nm 工藝。
+ W* c. W7 y/ P7 Z) P4 ~, J
Rapidus 2HP 工藝採用高密度（HD）單元庫，單元高度 138 單位，基於 G45 間距設計，以最大化邏輯密度為核心目標。同時，該企業採用單片前端處理技術，可針對有限生產量靈活調整，並將改進成果應用於最終產品。
. h3 d5 b6 _$ Q- G+ f3 A2 o& }
按計劃，Rapidus 將在 2026 年第一季度向客戶交付 2nm 工藝設計套件，這意味著其 2nm 技術距離商業化落地更進一步，全球 2nm 處理器競爭格局或將迎來新變化。
# b7 A8 D$ W+ }" e& B公仔箱論壇
https://news.mydrivers.com/1/1071/1071631.htm
歡迎光臨 公仔箱論壇 (http://5.39.217.77/)
Powered by Discuz! 7.0.0
全球 2nm 處理器工藝競爭進入白熱化階段，日本處理器企業 Rapidus 在該領域取得關鍵進展，其 2nm 工藝邏輯密度數據首次曝光，與行業龍頭台積電的 N2 工藝不相上下，且顯著超越Intel的 18A 工藝。